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| ファイル | 記述 | サイズ | フォーマット | |
|---|---|---|---|---|
| djohk00761.pdf | Dissertation_全文 | 1.57 MB | Adobe PDF | 見る/開く |
| yjohk00761.pdf | Abstract_要旨 | 218.84 kB | Adobe PDF | 見る/開く |
完全メタデータレコード
| DCフィールド | 値 | 言語 |
|---|---|---|
| dc.contributor.author | Xu, Hongjie | en |
| dc.contributor.alternative | 徐, 宏傑 | ja |
| dc.contributor.transcription | シュウ, ホンジェ | ja-Kana |
| dc.date.accessioned | 2021-06-17T03:15:04Z | - |
| dc.date.available | 2021-06-17T03:15:04Z | - |
| dc.date.issued | 2021-03-23 | - |
| dc.identifier.uri | http://hdl.handle.net/2433/263786 | - |
| dc.description | 付記する学位プログラム名: 京都大学卓越大学院プログラム「先端光・電子デバイス創成学」 | ja |
| dc.language.iso | eng | - |
| dc.publisher | Kyoto University | en |
| dc.publisher.alternative | 京都大学 | ja |
| dc.relation.haspart | https://doi.org/10.1109/PATMOS.2018.8464141 | - |
| dc.rights | 1.Hongjie Xu, Jun Shiomi and Hidetoshi Onodera, Evaluation Metrics for the Cost of Data Movement in Deep Neural Network Acceleration, IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, 2021/06 2.Hongjie Xu, Jun Shiomi and Hidetoshi Onodera, MOSDA: On-chip Memory Optimized Sparse Deep Neural Network Accelerator with Efficient Index Matching, IEEE Open Journal of Circuits and Systems, 2020/12 3.Hongjie Xu, Jun Shiomi and Hidetoshi Onodera, On-chip Memory Optimized CNN Accelerator with Efficient Partial-sum Accumulation, The 30th edition of the ACM Great Lakes Symposium on VLSI (GLSVLSI), 2020/09 4.Hongjie Xu, Jun Shiomi, Tohru Ishihara and Hidetoshi Onodera, On-Chip Cache Architecture Exploiting Hybrid Memory Structures for Near-Threshold Computing, IEICE TRANSACTIONS on Fundamentals of Electronics, Communications and Computer Sciences, vol E102-A, no 12, pp. 1741-1750, 2019/12 5.Hongjie Xu, Jun Shiomi, Tohru Ishihara, and Hidetoshi Onodera, Maximizing Energy Efficiency of On-Chip Caches Exploiting Hybrid Memory Structure, 28th International Symposium on Power and Timing Modeling, Optimization and Simulation (PATMOS), pp. 237 - 242, DOI: 10.1109/PATMOS.2018.8464141, 2018/07 | en |
| dc.subject | Low Power VLSI Design | en |
| dc.subject | Deep Neural Network | en |
| dc.subject | Parallel Processing | en |
| dc.subject | Sparsity | en |
| dc.subject | Hardware Accelerator | en |
| dc.subject.ndc | 007 | - |
| dc.title | Energy-Efficient On-Chip Cache Architectures and Deep Neural Network Accelerators Considering the Cost of Data Movement | en |
| dc.title.alternative | データ移動コストを考慮したエネルギー効率の高いキャッシュアーキテクチャとディープニューラルネットワークアクセラレータ | ja |
| dc.type | doctoral thesis | - |
| dc.type.niitype | Thesis or Dissertation | - |
| dc.textversion | ETD | - |
| dc.description.degreegrantor | 京都大学 | ja |
| dc.description.degreelevel | 新制・課程博士 | - |
| dc.description.degreediscipline | 博士(情報学) | ja |
| dc.description.degreereportnumber | 甲第23325号 | - |
| dc.description.degreenumber | 情博第761号 | - |
| dc.description.degreekucallnumber | 新制||情||130(附属図書館) | - |
| dc.date.granted | 2021-03-23 | - |
| dc.description.degreeaffiliation | 京都大学大学院情報学研究科通信情報システム専攻 | - |
| dc.description.degreeexamcommittee | (主査)教授 小野寺 秀俊, 教授 大木 英司, 教授 佐藤 高史 | - |
| dc.description.degreeprovision | 学位規則第4条第1項該当 | - |
| dc.identifier.grantid | 14301甲第23325号 | - |
| dc.identifier.selfDOI | 10.14989/doctor.k23325 | - |
| dcterms.accessRights | open access | - |
| dc.description.degreediscipline-en | Doctor of Informatics | en |
| dc.identifier.degreegrantorID | 14301 | - |
| dc.description.degreegrantor-en | Kyoto University | en |
| dc.description.degreeObjectType | DFAM | - |
| jpcoar.contributor.Type | Supervisor | - |
| jpcoar.contributor.Type | Supervisor | - |
| jpcoar.contributor.Type | Supervisor | - |
| jpcoar.contributor.Name | 小野寺, 秀俊 | ja |
| jpcoar.contributor.Name | 大木, 英司 | ja |
| jpcoar.contributor.Name | 佐藤, 高史 | ja |
| 出現コレクション: | 140 博士(情報学) | |
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